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數(shù)字IC設(shè)計(jì)(TSN)工程師-成都(J10349)
20000-40000元 成都 5年以上 碩士
  • 全勤獎(jiǎng)
  • 節(jié)日福利
  • 不加班
  • 周末雙休
中科芯集成電路股份有限公司 2026-05-14 16:17:24 14人關(guān)注
職位描述
該職位信息待核驗(yàn),請仔細(xì)了解后再進(jìn)行投遞!
工作職責(zé):
1、負(fù)責(zé)TSN協(xié)議研究,深入解讀協(xié)議規(guī)范,跟蹤協(xié)議迭代升級情況,研究新協(xié)議;
2、負(fù)責(zé)TSN協(xié)議核心模塊的架構(gòu)設(shè)計(jì),提供合理的邏輯實(shí)現(xiàn)方案;
3、負(fù)責(zé)邏輯RTL代碼編寫,完成功能實(shí)現(xiàn);
4、配合驗(yàn)證團(tuán)隊(duì),完成模塊功能驗(yàn)證,確保代碼覆蓋率達(dá)標(biāo)。
5、負(fù)責(zé)FPGA原型驗(yàn)證;
6、負(fù)責(zé)設(shè)計(jì)文檔編寫。
任職資格:
1、計(jì)算機(jī)科學(xué)、電子信息、通信工程等相關(guān)專業(yè);
2、5年以上數(shù)字IC設(shè)計(jì)經(jīng)驗(yàn);
3、熟悉TSN相關(guān)系列協(xié)議,理解協(xié)議底層邏輯;
4、精通數(shù)字電路設(shè)計(jì)原理,包括數(shù)字電路時(shí)序分析,跨時(shí)鐘域(CDC)處理等;熟練使用Verilog/SystemVerilog進(jìn)行RTL編碼,掌握代碼風(fēng)格檢查(Lint)、CDC分析等工具使用;
5、熟悉FPGA設(shè)計(jì)工具如Vivado、Quartus;
6、具備較強(qiáng)的技術(shù)文檔閱讀能力和問題排查能力;
7、嚴(yán)謹(jǐn)?shù)倪壿嬎季S,良好的跨團(tuán)隊(duì)溝通與協(xié)作意識(shí)。
聯(lián)系方式
注:聯(lián)系我時(shí),請說是在四川人才網(wǎng)上看到的。
工作地點(diǎn)
地址:成都武侯區(qū)云華路333
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詳細(xì)位置,可以參考上方地址信息
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